布尔代数和Verilog HDL基础

1.布尔代数

1.1 三种基本逻辑门

非门：Verilog HDL中，使用~作为取反运算符
与门：&
或门：|

1.2 四种常用逻辑门

与非门：先与后非 z=~(x&y)
或非门：先或后非 z=~(x|y)
异或门：同0异1 z=x^y=(~x&y)|(x&~y)
同或门：同1异0 z=x^~y=(~x&~y)|(x&y)

2.布尔定律

2.1 单变量布尔定律

2.2 双变量和三变量的布尔定律

3.布尔代数化简

3.1 公式法化简

最小项之和；最大项之积

3.2 卡诺图化简

4 Verilog HDL 语言基础

4.1 Verilog HDL 模块及端口

1. Verilog HDL 模块声明

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